開始使用 verilog

Verilog 是一種硬體描述語言（HDL），用於在行為或暫存器傳輸級別設計，模擬和驗證數位電路。值得注意的是，將其與傳統程式語言區分開來：

• 有兩種型別的賦值，阻塞和非阻塞，每種都有自己的用法和語義。
• 必須將變數宣告為單位寬或顯式寬度。
• 設計是分層的，能夠例項化具有所需行為的模組。
• 在模擬中（通常不在合成中），wire 變數可以處於四種狀態之一：0,1，浮動（z）和未定義（x）。