Hello World

該程式輸出 Hello World！ 到標準輸出。

module HELLO_WORLD(); // module doesn't have input or outputs
  initial begin
    $display("Hello World");
    $finish; // stop the simulator
  end
endmodule

模組是 Verilog 的基本構建塊。它表示元素的集合，幷包含在模組和結束模組關鍵字之間。在這裡，hello_world 是最頂層（也是唯一的）模組。

初始塊在模擬開始時執行。begin 和 end 用於標記初始塊的邊界。$display 將訊息輸出到標準輸出。它在訊息中插入和結束“\ n”行。

這段程式碼不能合成，即不能放入晶片中。