system-verilog 入門

SystemVerilog 是 Verilog 的後續語言。最初由 Accellera 作為 Verilog IEEE Std 1364-2001 的擴充套件語言建立，SystemVerilog 於 2005 年被接受為 IEEE 標準。2009 年，IEEE 將 Verilog（IEEE 1364）合併為 SystemVerilog（IEEE 1800）作為統一語言。與其前身一樣，SystemVerilog 受到許多 FPGA（現場可程式設計門陣列）供應商和 ASIC（專用積體電路）工具供應商的支援。SystemVerilog 的建立是為了增強 HDL 設計開發，並具有專門的驗證功能。

SystemVerilog 由 3 種主要子語言組成：

• 設計指令：允許設計人員更簡潔，明確地編寫 RTL，並標記在合成之前傳統上找不到的錯誤。

• 物件導向的類：用於驗證，允許測試平臺程式碼更靈活和可重用。此功能促進了驗證方法的建立： OVM ， VMM ， UVM

• 斷言：用於協議和內部順序訊號的驗證和覆蓋。