Hello World

该程序输出 Hello World！ 到标准输出。

module HELLO_WORLD(); // module doesn't have input or outputs
  initial begin
    $display("Hello World");
    $finish; // stop the simulator
  end
endmodule

模块是 Verilog 的基本构建块。它表示元素的集合，并包含在模块和结束模块关键字之间。在这里，hello_world 是最顶层（也是唯一的）模块。

初始块在模拟开始时执行。begin 和 end 用于标记初始块的边界。$display 将消息输出到标准输出。它在消息中插入和结束“\ n”行。

这段代码不能合成，即不能放入芯片中。